diff --git a/.github/workflows/build-test.yaml b/.github/workflows/build-and-test.yaml
similarity index 92%
rename from .github/workflows/build-test.yaml
rename to .github/workflows/build-and-test.yaml
index 5bba3dd..c673daf 100644
--- a/.github/workflows/build-test.yaml
+++ b/.github/workflows/build-and-test.yaml
@@ -1,4 +1,4 @@
-name: Build test
+name: Build and test
 on:
   push:
     branches: [ "*" ]
@@ -82,8 +82,14 @@ jobs:
           make -C build/slang install
       - name: Build yosys-slang
         run: |
-          yosys-config --build slang.so \
+          yosys-config --build build/slang.so \
             slang_frontend.cc initial_eval.cc proc_usage.cc \
             -Ibuild/slang_install/include -std=c++20 \
             -DSLANG_BOOST_SINGLE_HEADER -Lbuild/slang_install/lib \
             -lsvlang -lfmt
+      - name: Pull submodules for tests
+        run: |
+          git submodule update --depth 0 -- tests/third_party/picorv32
+      - name: Run tests
+        run: |
+          tests/run.sh
diff --git a/.gitmodules b/.gitmodules
index e1463ea..588cd69 100644
--- a/.gitmodules
+++ b/.gitmodules
@@ -4,3 +4,6 @@
 [submodule "tests/third_party/yosys"]
 	path = tests/third_party/yosys
 	url = https://github.com/YosysHQ/yosys.git
+[submodule "tests/third_party/picorv32"]
+	path = tests/third_party/picorv32
+	url = https://github.com/YosysHQ/picorv32.git
diff --git a/tests/run.sh b/tests/run.sh
new file mode 100755
index 0000000..dd69161
--- /dev/null
+++ b/tests/run.sh
@@ -0,0 +1,22 @@
+#!/bin/bash
+YOSYS=yosys
+TESTSDIR="$(dirname "${BASH_SOURCE[0]}")"
+PLUGIN="$(realpath "$TESTSDIR/../build/slang.so")"
+code=0
+for testcase in "$TESTSDIR"/*/*.ys;
+do
+	TEXT=$testcase;
+	base=$(basename "$testcase")
+	dir=$(dirname "$testcase")
+	echo -n "${TEXT}... ";
+	if ! (cd "$dir" && exec "$YOSYS" -m "$PLUGIN" -s "$base" 1>/dev/null 2>&1); then
+		echo -e "\e[31mFAIL\e[0m";
+		echo -e "Testcase \e[1m${testcase}\e[0m failed";
+		(cd "$dir" && exec "$YOSYS" -g -Q -m "$PLUGIN" -s "$base");
+		echo;
+		code=1;
+	else
+		echo -e "\e[32mOK\e[0m";
+	fi
+done;
+exit $code
diff --git a/tests/third_party/picorv32 b/tests/third_party/picorv32
new file mode 160000
index 0000000..336cfca
--- /dev/null
+++ b/tests/third_party/picorv32
@@ -0,0 +1 @@
+Subproject commit 336cfca6e5f1c08788348aadc46b3581b9a5d585
diff --git a/tests/various/picorv32_gcd.hex b/tests/various/picorv32_gcd.hex
new file mode 100644
index 0000000..a821b41
--- /dev/null
+++ b/tests/various/picorv32_gcd.hex
@@ -0,0 +1,2048 @@
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+00
diff --git a/tests/various/picorv32_gcd.ys b/tests/various/picorv32_gcd.ys
new file mode 100644
index 0000000..89f6e42
--- /dev/null
+++ b/tests/various/picorv32_gcd.ys
@@ -0,0 +1,70 @@
+read_slang --top picorv32 ../third_party/picorv32/picorv32.v
+read_verilog <<EOF
+`default_nettype none
+module top(clk, rst);
+	input wire clk;
+	input wire rst;
+	wire trap;
+
+	wire mem_valid;
+	wire mem_instr;
+	wire mem_ready;
+	wire [31:0] mem_addr;
+	wire [31:0] mem_wdata;
+	wire [3:0] mem_wstrb;
+	reg [31:0] mem_rdata;
+
+	wire mem_la_read;
+	wire mem_la_write;
+	wire [31:0] mem_la_addr;
+	wire [31:0] mem_la_wdata;
+	wire [3:0] mem_la_wstrb;
+
+	picorv32 uut(
+		.clk         (clk),
+		.resetn      (~rst),
+		.trap        (trap),
+		.mem_valid   (mem_valid),
+		.mem_instr   (mem_instr),
+		.mem_ready   (mem_ready),
+		.mem_addr    (mem_addr),
+		.mem_wdata   (mem_wdata),
+		.mem_wstrb   (mem_wstrb),
+		.mem_rdata   (mem_rdata),
+		.mem_la_read (mem_la_read),
+		.mem_la_write(mem_la_write),
+		.mem_la_addr (mem_la_addr),
+		.mem_la_wdata(mem_la_wdata),
+		.mem_la_wstrb(mem_la_wstrb),
+	);
+
+	reg [7:0] memory [0:16*1024-1];
+	initial $readmemh("picorv32_gcd.hex", memory);
+
+	assign mem_ready = 1;
+
+	always @(posedge clk) begin
+		mem_rdata[ 7: 0] <= mem_la_read ? memory[mem_la_addr + 0] : 'bx;
+		mem_rdata[15: 8] <= mem_la_read ? memory[mem_la_addr + 1] : 'bx;
+		mem_rdata[23:16] <= mem_la_read ? memory[mem_la_addr + 2] : 'bx;
+		mem_rdata[31:24] <= mem_la_read ? memory[mem_la_addr + 3] : 'bx;
+		if (mem_la_write) begin
+			case (mem_la_addr)
+				32'h1000_0000: begin
+					$write("%c", mem_la_wdata);
+				end
+				default: begin
+					if (mem_la_wstrb[0]) memory[mem_la_addr + 0] <= mem_la_wdata[ 7: 0];
+					if (mem_la_wstrb[1]) memory[mem_la_addr + 1] <= mem_la_wdata[15: 8];
+					if (mem_la_wstrb[2]) memory[mem_la_addr + 2] <= mem_la_wdata[23:16];
+					if (mem_la_wstrb[3]) memory[mem_la_addr + 3] <= mem_la_wdata[31:24];
+				end
+			endcase
+		end
+	end
+endmodule
+EOF
+hierarchy -top top
+prep
+logger -expect log "gcd\(37,81\) = 1" 1
+sim -clock clk -reset rst -q -n 6000